summaryrefslogtreecommitdiff
path: root/src/mainboard/google/gru
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authorLin Huang <hl@rock-chips.com>2016-03-17 15:28:33 +0800
committerPatrick Georgi <pgeorgi@google.com>2016-05-09 08:45:13 +0200
commitc4cbf482f796b12f240bb88340a61ecac12ee090 (patch)
tree7796d0ccf31ab7d45742343a10e78c4cd0984f59 /src/mainboard/google/gru
parent5dae9306d9fcfe660b0379f3b99976f8d5828b61 (diff)
downloadcoreboot-c4cbf482f796b12f240bb88340a61ecac12ee090.tar.xz
rockchip: rk3399: add sdram driver
Add the sdram driver for rk3399. With this patch we can boot into depthcharge. This patch also include a config file for lpddr3-hynix-4GB that generated bases on its datasheet. Please refer to TRM V0.3 Part1 Chapter 9 for DMC. BRANCH=none BUG=chrome-os-partner:51537 TEST=boot to depthcharge on kevin Change-Id: I2afcaa3b68dbad77a5fe677b835289b675ed2bef Signed-off-by: Patrick Georgi <pgeorgi@chromium.org> Original-Commit-Id: 5d777e29942057fb7237eefa34051d1f54b19405 Original-Change-Id: Ifa1fe98a7058869518757d50678a64620610d91d Original-Signed-off-by: Lin Huang <hl@rock-chips.com> Original-Signed-off-by: Vadim Bendebury <vbendeb@chromium.org> Original-Reviewed-on: https://chromium-review.googlesource.com/332562 Reviewed-on: https://review.coreboot.org/14716 Tested-by: build bot (Jenkins) Reviewed-by: Stefan Reinauer <stefan.reinauer@coreboot.org>
Diffstat (limited to 'src/mainboard/google/gru')
-rw-r--r--src/mainboard/google/gru/Makefile.inc1
-rw-r--r--src/mainboard/google/gru/sdram_configs.c36
-rw-r--r--src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB.inc1550
3 files changed, 1587 insertions, 0 deletions
diff --git a/src/mainboard/google/gru/Makefile.inc b/src/mainboard/google/gru/Makefile.inc
index 879520c95b..da615132a8 100644
--- a/src/mainboard/google/gru/Makefile.inc
+++ b/src/mainboard/google/gru/Makefile.inc
@@ -29,6 +29,7 @@ romstage-y += boardid.c
romstage-y += chromeos.c
romstage-y += memlayout.ld
romstage-y += reset.c
+romstage-y += sdram_configs.c
ramstage-y += boardid.c
ramstage-y += chromeos.c
diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c
new file mode 100644
index 0000000000..787b36fa2d
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_configs.c
@@ -0,0 +1,36 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * Copyright 2014 Google Inc.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; version 2 of the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+#include <arch/io.h>
+#include <boardid.h>
+#include <console/console.h>
+#include <gpio.h>
+#include <soc/sdram.h>
+#include <string.h>
+#include <types.h>
+
+static struct rk3399_sdram_params sdram_configs[] = {
+#include "sdram_inf/sdram-lpddr3-hynix-4GB.inc"
+};
+
+const struct rk3399_sdram_params *get_sdram_config()
+{
+ u32 ramcode = ram_code();
+
+ if (ramcode >= ARRAY_SIZE(sdram_configs)
+ || sdram_configs[ramcode].dramtype == UNUSED)
+ die("Invalid RAMCODE.");
+ return &sdram_configs[ramcode];
+}
diff --git a/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB.inc b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB.inc
new file mode 100644
index 0000000000..12deb9ff87
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB.inc
@@ -0,0 +1,1550 @@
+{
+ {
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ {
+ {0x1d191519},
+ {0x14040808},
+ {0x00000002},
+ {0x00006226},
+ {0x00000054},
+ 0x00000000
+ }
+ },
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ {
+ {0x1d191519},
+ {0x14040808},
+ {0x00000002},
+ {0x00006226},
+ {0x00000054},
+ 0x00000000
+ }
+ }
+ },
+ .ddr_freq = 666*MHz,
+ .dramtype = LPDDR3,
+ .num_channels = 2,
+ .stride = 13,
+ .odt = 1,
+ {
+ {
+ 0x00000700, /* DENALI_CTL_00_DATA */
+ 0x00000000, /* DENALI_CTL_01_DATA */
+ 0x00000000, /* DENALI_CTL_02_DATA */
+ 0x00000000, /* DENALI_CTL_03_DATA */
+ 0x00000000, /* DENALI_CTL_04_DATA */
+ 0x00000043, /* DENALI_CTL_05_DATA */
+ 0x000208d6, /* DENALI_CTL_06_DATA */
+ 0x0000029b, /* DENALI_CTL_07_DATA */
+ 0x00001a0b, /* DENALI_CTL_08_DATA */
+ 0x00000028, /* DENALI_CTL_09_DATA */
+ 0x00013880, /* DENALI_CTL_10_DATA */
+ 0x00000190, /* DENALI_CTL_11_DATA */
+ 0x00000fa0, /* DENALI_CTL_12_DATA */
+ 0x00000043, /* DENALI_CTL_13_DATA */
+ 0x000208d6, /* DENALI_CTL_14_DATA */
+ 0x0000029b, /* DENALI_CTL_15_DATA */
+ 0x01001a0b, /* DENALI_CTL_16_DATA */
+ 0x00000000, /* DENALI_CTL_17_DATA */
+ 0x00000101, /* DENALI_CTL_18_DATA */
+ 0x00020100, /* DENALI_CTL_19_DATA */
+ 0x00000086, /* DENALI_CTL_20_DATA */
+ 0x0000014e, /* DENALI_CTL_21_DATA */
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+ 0x00140804, /* DENALI_CTL_29_DATA */
+ 0x051c2a07, /* DENALI_CTL_30_DATA */
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+ 0x00000301, /* DENALI_CTL_69_DATA */
+ 0x00000001, /* DENALI_CTL_70_DATA */
+ 0x00000000, /* DENALI_CTL_71_DATA */
+ 0x00000000, /* DENALI_CTL_72_DATA */
+ 0x01000000, /* DENALI_CTL_73_DATA */
+ 0x80104002, /* DENALI_CTL_74_DATA */
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+ 0x00030f04, /* DENALI_CTL_99_DATA */
+ 0x00070004, /* DENALI_CTL_100_DATA */
+ 0x00000000, /* DENALI_CTL_101_DATA */
+ 0x00000000, /* DENALI_CTL_102_DATA */
+ 0x00000000, /* DENALI_CTL_103_DATA */
+ 0x00000000, /* DENALI_CTL_104_DATA */
+ 0x00000000, /* DENALI_CTL_105_DATA */
+ 0x00000000, /* DENALI_CTL_106_DATA */
+ 0x00000000, /* DENALI_CTL_107_DATA */
+ 0x00010000, /* DENALI_CTL_108_DATA */
+ 0x20040020, /* DENALI_CTL_109_DATA */
+ 0x00200400, /* DENALI_CTL_110_DATA */
+ 0x01000400, /* DENALI_CTL_111_DATA */
+ 0x00000b80, /* DENALI_CTL_112_DATA */
+ 0x00000000, /* DENALI_CTL_113_DATA */
+ 0x00000001, /* DENALI_CTL_114_DATA */
+ 0x00000002, /* DENALI_CTL_115_DATA */
+ 0x0000000e, /* DENALI_CTL_116_DATA */
+ 0x00000000, /* DENALI_CTL_117_DATA */
+ 0x00000000, /* DENALI_CTL_118_DATA */
+ 0x00000000, /* DENALI_CTL_119_DATA */
+ 0x00000000, /* DENALI_CTL_120_DATA */
+ 0x00000000, /* DENALI_CTL_121_DATA */
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+ 0x00000707, /* DENALI_CTL_140_DATA */
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