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-rw-r--r--src/mainboard/lenovo/x220/gpio.h380
-rw-r--r--src/mainboard/lenovo/x220/romstage.c13
2 files changed, 382 insertions, 11 deletions
diff --git a/src/mainboard/lenovo/x220/gpio.h b/src/mainboard/lenovo/x220/gpio.h
new file mode 100644
index 0000000000..59e00c91f7
--- /dev/null
+++ b/src/mainboard/lenovo/x220/gpio.h
@@ -0,0 +1,380 @@
+#include "southbridge/intel/bd82x6x/gpio.h"
+static const struct pch_gpio_set1 pch_gpio_set1_mode = {
+ .gpio0 = GPIO_MODE_GPIO,
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+static const struct pch_gpio_set1 pch_gpio_set1_level = {
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+static const struct pch_gpio_set2 pch_gpio_set2_mode = {
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+static const struct pch_gpio_set2 pch_gpio_set2_direction = {
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+static const struct pch_gpio_set2 pch_gpio_set2_level = {
+ .gpio32 = GPIO_LEVEL_HIGH,
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+static const struct pch_gpio_set2 pch_gpio_set2_blink = {
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+static const struct pch_gpio_set3 pch_gpio_set3_mode = {
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+static const struct pch_gpio_set3 pch_gpio_set3_direction = {
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+static const struct pch_gpio_set3 pch_gpio_set3_level = {
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+ .gpio67 = GPIO_LEVEL_HIGH,
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+ .gpio69 = GPIO_LEVEL_LOW,
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+ .gpio71 = GPIO_LEVEL_HIGH,
+ .gpio72 = GPIO_LEVEL_HIGH,
+ .gpio73 = GPIO_LEVEL_HIGH,
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+static const struct pch_gpio_map x220_gpio_map = {
+ .set1 = {
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+ .mode = &pch_gpio_set2_mode,
+ .direction = &pch_gpio_set2_direction,
+ .level = &pch_gpio_set2_level,
+ },
+ .set3 = {
+ .mode = &pch_gpio_set3_mode,
+ .direction = &pch_gpio_set3_direction,
+ .level = &pch_gpio_set3_level,
+ },
+};
diff --git a/src/mainboard/lenovo/x220/romstage.c b/src/mainboard/lenovo/x220/romstage.c
index 33d9b5e00e..a516ee617c 100644
--- a/src/mainboard/lenovo/x220/romstage.c
+++ b/src/mainboard/lenovo/x220/romstage.c
@@ -37,6 +37,7 @@
#include <arch/cpu.h>
#include <cpu/x86/bist.h>
#include <cpu/x86/msr.h>
+#include "gpio.h"
static void pch_enable_lpc(void)
{
@@ -128,17 +129,7 @@ void main(unsigned long bist)
pci_write_config32(PCH_LPC_DEV, GPIO_BASE, DEFAULT_GPIOBASE|1);
pci_write_config8(PCH_LPC_DEV, GPIO_CNTL, 0x10);
- outl(0x3963a5ff, DEFAULT_GPIOBASE);
- outl(0x9ebf6aff, DEFAULT_GPIOBASE + 4);
- outl(0x66ff7ffb, DEFAULT_GPIOBASE + 0xc);
- outl(0x00000000, DEFAULT_GPIOBASE + 0x18);
- outl(0x00002043, DEFAULT_GPIOBASE + 0x2c);
- outl(0x02ff04fe, DEFAULT_GPIOBASE + 0x30);
- outl(0x1f47fbf5, DEFAULT_GPIOBASE + 0x34);
- outl(0xbdecff87, DEFAULT_GPIOBASE + 0x38);
- outl(0x000000f0, DEFAULT_GPIOBASE + 0x40);
- outl(0x00000ff0, DEFAULT_GPIOBASE + 0x44);
- outl(0x00000fcf, DEFAULT_GPIOBASE + 0x48);
+ setup_pch_gpios(&x220_gpio_map);
early_usb_init((struct southbridge_usb_port []) {
{ 1, 0, 0 },