summaryrefslogtreecommitdiff
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mode:
-rw-r--r--src/mainboard/google/gru/sdram_configs.c8
-rw-r--r--src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-933.inc1563
-rw-r--r--src/soc/rockchip/rk3399/clock.c4
-rw-r--r--src/soc/rockchip/rk3399/sdram.c2
4 files changed, 1573 insertions, 4 deletions
diff --git a/src/mainboard/google/gru/sdram_configs.c b/src/mainboard/google/gru/sdram_configs.c
index 6403e98cdc..f34ebf182c 100644
--- a/src/mainboard/google/gru/sdram_configs.c
+++ b/src/mainboard/google/gru/sdram_configs.c
@@ -35,6 +35,9 @@ static struct rk3399_sdram_params sdram_configs[] = {
/* 800MHz, disable odt */
#include "sdram_inf/sdram-lpddr3-hynix-4GB-800-no-odt.inc"
+
+/* 933MHz, enable odt 120o */
+#include "sdram_inf/sdram-lpddr3-hynix-4GB-933.inc"
};
enum dram_speeds {
@@ -43,6 +46,7 @@ enum dram_speeds {
dram_800MHz = 2,
dram_666MHz_NO_ODT = 3,
dram_800MHz_NO_ODT = 4,
+ dram_933MHz = 5,
};
static enum dram_speeds get_sdram_index(void)
@@ -59,8 +63,10 @@ static enum dram_speeds get_sdram_index(void)
return dram_200MHz;
case 3:
return dram_666MHz_NO_ODT;
- default:
+ case 4:
return dram_800MHz;
+ default:
+ return dram_933MHz;
}
if (IS_ENABLED(CONFIG_BOARD_GOOGLE_GRU))
diff --git a/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-933.inc b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-933.inc
new file mode 100644
index 0000000000..fe1949e526
--- /dev/null
+++ b/src/mainboard/google/gru/sdram_inf/sdram-lpddr3-hynix-4GB-933.inc
@@ -0,0 +1,1563 @@
+/*
+ * This file is part of the coreboot project.
+ *
+ * This program is free software; you can redistribute it and/or modify
+ * it under the terms of the GNU General Public License as published by
+ * the Free Software Foundation; version 2 of the License.
+ *
+ * This program is distributed in the hope that it will be useful,
+ * but WITHOUT ANY WARRANTY; without even the implied warranty of
+ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
+ * GNU General Public License for more details.
+ */
+
+{
+ {
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ {
+ {0x1d191519},
+ {0x14040808},
+ {0x00000002},
+ {0x00006226},
+ {0x00000054},
+ 0x00000000
+ }
+ },
+ {
+ .rank = 0x2,
+ .col = 0xA,
+ .bk = 0x3,
+ .bw = 0x2,
+ .dbw = 0x2,
+ .row_3_4 = 0x0,
+ .cs0_row = 0xF,
+ .cs1_row = 0xF,
+ .ddrconfig = 1,
+ {
+ {0x1d191519},
+ {0x14040808},
+ {0x00000002},
+ {0x00006226},
+ {0x00000054},
+ 0x00000000
+ }
+ }
+ },
+ .ddr_freq = 933*MHz,
+ .dramtype = LPDDR3,
+ .num_channels = 2,
+ .stride = 13,
+ .odt = 1,
+ {
+ {
+ 0x00000700, /* DENALI_CTL_00_DATA */
+ 0x00000000, /* DENALI_CTL_01_DATA */
+ 0x00000000, /* DENALI_CTL_02_DATA */
+ 0x00000000, /* DENALI_CTL_03_DATA */
+ 0x00000000, /* DENALI_CTL_04_DATA */
+ 0x0000005e, /* DENALI_CTL_05_DATA */
+ 0x0002d976, /* DENALI_CTL_06_DATA */
+ 0x000003a6, /* DENALI_CTL_07_DATA */
+ 0x0000247a, /* DENALI_CTL_08_DATA */
+ 0x0000005e, /* DENALI_CTL_09_DATA */
+ 0x0002d976, /* DENALI_CTL_10_DATA */
+ 0x000003a6, /* DENALI_CTL_11_DATA */
+ 0x0000247a, /* DENALI_CTL_12_DATA */
+ 0x0000005e, /* DENALI_CTL_13_DATA */
+ 0x0002d976, /* DENALI_CTL_14_DATA */
+ 0x000003a6, /* DENALI_CTL_15_DATA */
+ 0x0100247a, /* DENALI_CTL_16_DATA */
+ 0x00000000, /* DENALI_CTL_17_DATA */
+ 0x00000101, /* DENALI_CTL_18_DATA */
+ 0x00020100, /* DENALI_CTL_19_DATA */
+ 0x000000bb, /* DENALI_CTL_20_DATA */
+ 0x000001d3, /* DENALI_CTL_21_DATA */
+ 0x00000000, /* DENALI_CTL_22_DATA */
+ 0x081c0000, /* DENALI_CTL_23_DATA */
+ 0x00081c00, /* DENALI_CTL_24_DATA */
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+ 0x3b0a0004, /* DENALI_CTL_26_DATA */
+ 0x2f110828, /* DENALI_CTL_27_DATA */
+ 0x283b0a00, /* DENALI_CTL_28_DATA */
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+ 0x110f1100, /* DENALI_CTL_39_DATA */
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+ 0x00141414, /* DENALI_CTL_45_DATA */
+ 0x00000000, /* DENALI_CTL_46_DATA */
+ 0x03010000, /* DENALI_CTL_47_DATA */
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+ 0x00000000, /* DENALI_CTL_51_DATA */
+ 0x00080008, /* DENALI_CTL_52_DATA */
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+ 0x00170017, /* DENALI_CTL_54_DATA */
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+ 0x00ce00ce, /* DENALI_CTL_61_DATA */
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+ 0x00000000, /* DENALI_CTL_63_DATA */
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+ 0x00000301, /* DENALI_CTL_69_DATA */
+ 0x00000001, /* DENALI_CTL_70_DATA */
+ 0x00000000, /* DENALI_CTL_71_DATA */
+ 0x00000000, /* DENALI_CTL_72_DATA */
+ 0x01000000, /* DENALI_CTL_73_DATA */
+ 0x80104002, /* DENALI_CTL_74_DATA */
+ 0x00040003, /* DENALI_CTL_75_DATA */
+ 0x00040005, /* DENALI_CTL_76_DATA */
+ 0x00030000, /* DENALI_CTL_77_DATA */
+ 0x00050004, /* DENALI_CTL_78_DATA */
+ 0x00000004, /* DENALI_CTL_79_DATA */
+ 0x00040003, /* DENALI_CTL_80_DATA */
+ 0x00040005, /* DENALI_CTL_81_DATA */
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+ 0x1c6238c4, /* DENALI_CTL_84_DATA */
+ 0x38c40000, /* DENALI_CTL_85_DATA */
+ 0x00001c62, /* DENALI_CTL_86_DATA */
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+ 0x00040700, /* DENALI_CTL_95_DATA */
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+ 0x00070004, /* DENALI_CTL_100_DATA */
+ 0x00000000, /* DENALI_CTL_101_DATA */
+ 0x00000000, /* DENALI_CTL_102_DATA */
+ 0x00000000, /* DENALI_CTL_103_DATA */
+ 0x00000000, /* DENALI_CTL_104_DATA */
+ 0x00000000, /* DENALI_CTL_105_DATA */
+ 0x00000000, /* DENALI_CTL_106_DATA */
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+ 0x20040020, /* DENALI_CTL_109_DATA */
+ 0x00200400, /* DENALI_CTL_110_DATA */
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+ 0x00000002, /* DENALI_CTL_115_DATA */
+ 0x0000000e, /* DENALI_CTL_116_DATA */
+ 0x00000000, /* DENALI_CTL_117_DATA */
+ 0x00000000, /* DENALI_CTL_118_DATA */
+ 0x00000000, /* DENALI_CTL_119_DATA */
+ 0x00000000, /* DENALI_CTL_120_DATA */
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+ 0x00000000, /* DENALI_CTL_131_DATA */
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+ 0x00c30000, /* DENALI_CTL_133_DATA */
+ 0x0000001c, /* DENALI_CTL_134_DATA */
+ 0x001c00c3, /* DENALI_CTL_135_DATA */
+ 0x00c30000, /* DENALI_CTL_136_DATA */
+ 0x0000001c, /* DENALI_CTL_137_DATA */
+ 0x00010001, /* DENALI_CTL_138_DATA */
+ 0x06000001, /* DENALI_CTL_139_DATA */
+ 0x00000707, /* DENALI_CTL_140_DATA */
+ 0x00000000, /* DENALI_CTL_141_DATA */
+ 0x00000000, /* DENALI_CTL_142_DATA */
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+ 0x00000000, /* DENALI_CTL_146_DATA */
+ 0x00c30000, /* DENALI_CTL_147_DATA */
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+ 0x06000001, /* DENALI_CTL_153_DATA */
+ 0x00000707, /* DENALI_CTL_154_DATA */
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+ 0x00000000, /* DENALI_CTL_162_DATA */
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+ 0x00000011, /* DENALI_PHY_937_DATA */
+ 0x00004410, /* DENALI_PHY_938_DATA */
+ 0x00000011, /* DENALI_PHY_939_DATA */
+ 0x00004410, /* DENALI_PHY_940_DATA */
+ 0x00000000, /* DENALI_PHY_941_DATA */
+ 0x00000000, /* DENALI_PHY_942_DATA */
+ 0x00000000, /* DENALI_PHY_943_DATA */
+ 0x04000000, /* DENALI_PHY_944_DATA */
+ 0x00000000, /* DENALI_PHY_945_DATA */
+ 0x00000000, /* DENALI_PHY_946_DATA */
+ 0x00000508, /* DENALI_PHY_947_DATA */
+ 0x00000000, /* DENALI_PHY_948_DATA */
+ 0x00000000, /* DENALI_PHY_949_DATA */
+ 0x00000000, /* DENALI_PHY_950_DATA */
+ 0x00000000, /* DENALI_PHY_951_DATA */
+ 0x00000000, /* DENALI_PHY_952_DATA */
+ 0x00000000, /* DENALI_PHY_953_DATA */
+ 0xe4000000, /* DENALI_PHY_954_DATA */
+ 0x00000000, /* DENALI_PHY_955_DATA */
+ 0x00000000, /* DENALI_PHY_956_DATA */
+ 0x01010000, /* DENALI_PHY_957_DATA */
+ 0x00000000 /* DENALI_PHY_958_DATA */
+ }
+ },
+},
diff --git a/src/soc/rockchip/rk3399/clock.c b/src/soc/rockchip/rk3399/clock.c
index cfe363c681..ed9afda3ca 100644
--- a/src/soc/rockchip/rk3399/clock.c
+++ b/src/soc/rockchip/rk3399/clock.c
@@ -556,9 +556,9 @@ void rkclk_configure_ddr(unsigned int hz)
dpll_cfg = (struct pll_div)
{.refdiv = 1, .fbdiv = 100, .postdiv1 = 3, .postdiv2 = 1};
break;
- case 928*MHz:
+ case 933*MHz:
dpll_cfg = (struct pll_div)
- {.refdiv = 1, .fbdiv = 116, .postdiv1 = 3, .postdiv2 = 1};
+ {.refdiv = 3, .fbdiv = 350, .postdiv1 = 3, .postdiv2 = 1};
break;
default:
die("Unsupported SDRAM frequency, add to clock.c!");
diff --git a/src/soc/rockchip/rk3399/sdram.c b/src/soc/rockchip/rk3399/sdram.c
index 9587696992..9aa2952f94 100644
--- a/src/soc/rockchip/rk3399/sdram.c
+++ b/src/soc/rockchip/rk3399/sdram.c
@@ -992,7 +992,7 @@ void sdram_init(const struct rk3399_sdram_params *sdram_params)
printk(BIOS_INFO, "Starting SDRAM initialization...\n");
if ((dramtype == DDR3 && ddr_freq > 800*MHz) ||
- (dramtype == LPDDR3 && ddr_freq > 928*MHz) ||
+ (dramtype == LPDDR3 && ddr_freq > 933*MHz) ||
(dramtype == LPDDR4 && ddr_freq > 800*MHz))
die("SDRAM frequency is to high!");