1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
|
/* SPDX-License-Identifier: GPL-2.0-or-later */
#include <baseboard/variants.h>
#include <soc/gpio.h>
static const struct soc_amd_gpio woomax_bid0_gpio_set_stage_ram[] = {
/* GPIO_4 NC */
PAD_NC(GPIO_4),
/* GPIO_5 NC */
PAD_NC(GPIO_5),
/* GPIO_6 NC */
PAD_NC(GPIO_6),
/* GPIO_11 NC */
PAD_NC(GPIO_11),
/* GPIO_32 NC */
PAD_NC(GPIO_32),
/* GPIO_69 NC */
PAD_NC(GPIO_69),
/* RAM_ID_4 */
PAD_NC(GPIO_84),
/* EN_DEV_BEEP_L */
PAD_GPO(GPIO_89, HIGH),
/* TP */
PAD_NC(GPIO_90),
/* USI_RESET */
PAD_GPO(GPIO_140, HIGH),
/* GPIO_141 NC */
PAD_NC(GPIO_141),
/* GPIO_143 NC */
PAD_NC(GPIO_143),
};
static const struct soc_amd_gpio woomax_gpio_set_stage_ram[] = {
/* GPIO_4 NC */
PAD_NC(GPIO_4),
/* GPIO_5 NC */
PAD_NC(GPIO_5),
/* GPIO_6 NC */
PAD_NC(GPIO_6),
/* GPIO_11 NC */
PAD_NC(GPIO_11),
/* GPIO_32 NC */
PAD_NC(GPIO_32),
/* GPIO_69 NC */
PAD_NC(GPIO_69),
/* RAM_ID_4 */
PAD_NC(GPIO_84),
/* EN_DEV_BEEP_L */
PAD_GPO(GPIO_89, HIGH),
/* USI_RESET */
PAD_GPO(GPIO_140, HIGH),
/* GPIO_141 NC */
PAD_NC(GPIO_141),
/* GPIO_143 NC */
PAD_NC(GPIO_143),
};
const struct soc_amd_gpio *variant_override_gpio_table(size_t *size)
{
uint32_t board_version;
/* If board version cannot be read, assume it is board_version 0. */
if (google_chromeec_cbi_get_board_version(&board_version))
board_version = 0;
if (board_version == 0) {
*size = ARRAY_SIZE(woomax_bid0_gpio_set_stage_ram);
return woomax_bid0_gpio_set_stage_ram;
}
*size = ARRAY_SIZE(woomax_gpio_set_stage_ram);
return woomax_gpio_set_stage_ram;
}
|
