/* * Copyright 2019 Google, Inc. * * Redistribution and use in source and binary forms, with or without * modification, are permitted provided that the following conditions are * met: redistributions of source code must retain the above copyright * notice, this list of conditions and the following disclaimer; * redistributions in binary form must reproduce the above copyright * notice, this list of conditions and the following disclaimer in the * documentation and/or other materials provided with the distribution; * neither the name of the copyright holders nor the names of its * contributors may be used to endorse or promote products derived from * this software without specific prior written permission. * * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS * "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR * A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT * OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, * SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. * * Authors: Gabe Black */ #include "arch/arm/fastmodel/CortexA76/thread_context.hh" #include "arch/arm/fastmodel/iris/memory_spaces.hh" #include "arch/arm/utility.hh" #include "iris/detail/IrisCppAdapter.h" #include "iris/detail/IrisObjects.h" namespace FastModel { CortexA76TC::CortexA76TC( ::BaseCPU *cpu, int id, System *system, ::BaseTLB *dtb, ::BaseTLB *itb, iris::IrisConnectionInterface *iris_if, const std::string &iris_path) : ThreadContext(cpu, id, system, dtb, itb, iris_if, iris_path) {} bool CortexA76TC::translateAddress(Addr &paddr, Addr vaddr) { // Determine what memory spaces are currently active. Iris::CanonicalMsn in_msn; switch (currEL(this)) { case EL3: in_msn = Iris::SecureMonitorMsn; break; case EL2: in_msn = Iris::NsHypMsn; break; default: in_msn = Iris::GuestMsn; break; } Iris::CanonicalMsn out_msn = inSecureState(this) ? Iris::PhysicalMemorySecureMsn : Iris::PhysicalMemoryNonSecureMsn; // Figure out what memory spaces match the canonical numbers we need. iris::MemorySpaceId in = iris::IRIS_UINT64_MAX; iris::MemorySpaceId out = iris::IRIS_UINT64_MAX; for (auto &space: memorySpaces) { if (space.canonicalMsn == in_msn) in = space.spaceId; else if (space.canonicalMsn == out_msn) out = space.spaceId; } panic_if(in == iris::IRIS_UINT64_MAX || out == iris::IRIS_UINT64_MAX, "Canonical IRIS memory space numbers not found."); return ThreadContext::translateAddress(paddr, out, vaddr, in); } void CortexA76TC::initFromIrisInstance(const ResourceMap &resources) { ThreadContext::initFromIrisInstance(resources); pcRscId = extractResourceId(resources, "PC"); extractResourceMap(miscRegIds, resources, miscRegIdxNameMap); extractResourceMap(intReg32Ids, resources, intReg32IdxNameMap); extractResourceMap(intReg64Ids, resources, intReg64IdxNameMap); extractResourceMap(vecRegIds, resources, vecRegIdxNameMap); } iris::MemorySpaceId CortexA76TC::getBpSpaceId(Addr pc) const { if (bpSpaceId == iris::IRIS_UINT64_MAX) { for (auto &space: memorySpaces) { if (space.canonicalMsn == Iris::CurrentMsn) { bpSpaceId = space.spaceId; break; } } panic_if(bpSpaceId == iris::IRIS_UINT64_MAX, "Unable to find address space for breakpoints."); } return bpSpaceId; } Iris::ThreadContext::IdxNameMap CortexA76TC::miscRegIdxNameMap({ { ArmISA::MISCREG_CPSR, "CPSR" }, { ArmISA::MISCREG_SPSR, "SPSR" }, { ArmISA::MISCREG_SPSR_FIQ, "SPSR_fiq" }, { ArmISA::MISCREG_SPSR_IRQ, "SPSR_irq" }, // ArmISA::MISCREG_SPSR_SVC? // ArmISA::MISCREG_SPSR_MON? { ArmISA::MISCREG_SPSR_ABT, "SPSR_abt" }, // ArmISA::MISCREG_SPSR_HYP? { ArmISA::MISCREG_SPSR_UND, "SPSR_und" }, // ArmISA::MISCREG_ELR_HYP? // ArmISA::MISCREG_FPSID? { ArmISA::MISCREG_FPSCR, "FPSCR" }, { ArmISA::MISCREG_MVFR1, "MVFR1_EL1" }, //XXX verify { ArmISA::MISCREG_MVFR0, "MVFR1_EL1" }, //XXX verify // ArmISA::MISCREG_FPEXC? // Helper registers { ArmISA::MISCREG_CPSR_MODE, "CPSR.MODE" }, { ArmISA::MISCREG_CPSR_Q, "CPSR.Q" }, // ArmISA::MISCREG_FPSCR_EXC? { ArmISA::MISCREG_FPSCR_QC, "FPSR.QC" }, // ArmISA::MISCREG_LOCKADDR? // ArmISA::MISCREG_LOCKFLAG? // ArmISA::MISCREG_PRRR_MAIR0? // ArmISA::MISCREG_PRRR_MAIR0_NS? // ArmISA::MISCREG_PRRR_MAIR0_S? // ArmISA::MISCREG_NMRR_MAIR1? // ArmISA::MISCREG_NMRR_MAIR1_NS? // ArmISA::MISCREG_NMRR_MAIR1_S? // ArmISA::MISCREG_PMXEVTYPER_PMCCFILTR? // ArmISA::MISCREG_SCTLR_RST? // ArmISA::MISCREG_SEV_MAILBOX? // AArch32 CP14 registers (debug/trace/ThumbEE/Jazelle control) // ArmISA::MISCREG_DBGDIDR? // ArmISA::MISCREG_DBGDSCRint? // ArmISA::MISCREG_DBGDCCINT? // ArmISA::MISCREG_DBGDTRTXint? // ArmISA::MISCREG_DBGDTRRXint? { ArmISA::MISCREG_DBGWFAR, "DBGWFAR" }, // ArmISA::MISCREG_DBGVCR? { ArmISA::MISCREG_DBGDTRRXext, "DBGDTRRXext" }, // ArmISA::MISCREG_DBGDSCRext? { ArmISA::MISCREG_DBGDTRTXext, "DBGDTRTXext" }, // ArmISA::MISCREG_DBGOSECCR? { ArmISA::MISCREG_DBGBVR0, "DBGBVR0" }, { ArmISA::MISCREG_DBGBVR1, "DBGBVR1" }, { ArmISA::MISCREG_DBGBVR2, "DBGBVR2" }, { ArmISA::MISCREG_DBGBVR3, "DBGBVR3" }, { ArmISA::MISCREG_DBGBVR4, "DBGBVR4" }, { ArmISA::MISCREG_DBGBVR5, "DBGBVR5" }, { ArmISA::MISCREG_DBGBCR0, "DBGBCR0" }, { ArmISA::MISCREG_DBGBCR1, "DBGBCR1" }, { ArmISA::MISCREG_DBGBCR2, "DBGBCR2" }, { ArmISA::MISCREG_DBGBCR3, "DBGBCR3" }, { ArmISA::MISCREG_DBGBCR4, "DBGBCR4" }, { ArmISA::MISCREG_DBGBCR5, "DBGBCR5" }, { ArmISA::MISCREG_DBGWVR0, "DBGWVR0" }, { ArmISA::MISCREG_DBGWVR1, "DBGWVR1" }, { ArmISA::MISCREG_DBGWVR2, "DBGWVR2" }, { ArmISA::MISCREG_DBGWVR3, "DBGWVR3" }, { ArmISA::MISCREG_DBGWCR0, "DBGWCR0" }, { ArmISA::MISCREG_DBGWCR1, "DBGWCR1" }, { ArmISA::MISCREG_DBGWCR2, "DBGWCR2" }, { ArmISA::MISCREG_DBGWCR3, "DBGWCR3" }, // ArmISA::MISCREG_DBGDRAR? { ArmISA::MISCREG_DBGBXVR4, "DBGBXVR4" }, { ArmISA::MISCREG_DBGBXVR5, "DBGBXVR5" }, { ArmISA::MISCREG_DBGOSLAR, "DBGOSLAR" }, // ArmISA::MISCREG_DBGOSLSR? // ArmISA::MISCREG_DBGOSDLR? { ArmISA::MISCREG_DBGPRCR, "DBGPRCR_EL1" }, //XXX verify // ArmISA::MISCREG_DBGDSAR? { ArmISA::MISCREG_DBGCLAIMSET, "DBGCLAIMSET" }, { ArmISA::MISCREG_DBGCLAIMCLR, "DBGCLAIMCLR" }, { ArmISA::MISCREG_DBGAUTHSTATUS, "DBGAUTHSTATUS" }, // ArmISA::MISCREG_DBGDEVID2? // ArmISA::MISCREG_DBGDEVID1? // ArmISA::MISCREG_DBGDEVID0? // ArmISA::MISCREG_TEECR? not in ARM DDI 0487A.b+ // ArmISA::MISCREG_JIDR? // ArmISA::MISCREG_TEEHBR? not in ARM DDI 0487A.b+ // ArmISA::MISCREG_JOSCR? // ArmISA::MISCREG_JMCR? // AArch32 CP15 registers (system control) { ArmISA::MISCREG_MIDR, "MIDR" }, { ArmISA::MISCREG_CTR, "CTR" }, { ArmISA::MISCREG_TCMTR, "TCMTR" }, { ArmISA::MISCREG_TLBTR, "TLBTR" }, { ArmISA::MISCREG_MPIDR, "MPIDR" }, { ArmISA::MISCREG_REVIDR, "REVIDR" }, { ArmISA::MISCREG_ID_PFR0, "ID_PFR0" }, { ArmISA::MISCREG_ID_PFR1, "ID_PFR1" }, { ArmISA::MISCREG_ID_DFR0, "ID_DFR0" }, { ArmISA::MISCREG_ID_AFR0, "ID_AFR0" }, { ArmISA::MISCREG_ID_MMFR0, "ID_MMFR0" }, { ArmISA::MISCREG_ID_MMFR1, "ID_MMFR1" }, { ArmISA::MISCREG_ID_MMFR2, "ID_MMFR2" }, { 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{ ArmISA::MISCREG_HDCR, "HDCR" }, { ArmISA::MISCREG_HCPTR, "HCPTR" }, { ArmISA::MISCREG_HSTR, "HSTR_EL2" }, //XXX verify { ArmISA::MISCREG_HACR, "HACR" }, // ArmISA::MISCREG_TTBR0? { ArmISA::MISCREG_TTBR0_NS, "NS_TTBR0" }, //XXX verify // ArmISA::MISCREG_TTBR0_S? // ArmISA::MISCREG_TTBR1? { ArmISA::MISCREG_TTBR1_NS, "NS_TTBR1" }, //XXX verify // ArmISA::MISCREG_TTBR1_S? // ArmISA::MISCREG_TTBCR? { ArmISA::MISCREG_TTBCR_NS, "NS_TTBCR" }, //XXX verify // ArmISA::MISCREG_TTBCR_S? // ArmISA::MISCREG_HTCR? // ArmISA::MISCREG_VTCR? // ArmISA::MISCREG_DACR? { ArmISA::MISCREG_DACR_NS, "NS_DACR" }, //XXX verify // ArmISA::MISCREG_DACR_S? // ArmISA::MISCREG_DFSR? { ArmISA::MISCREG_DFSR_NS, "NS_DFSR" }, //XXX verify // ArmISA::MISCREG_DFSR_S? // ArmISA::MISCREG_IFSR? { ArmISA::MISCREG_IFSR_NS, "NS_IFSR" }, // ArmISA::MISCREG_IFSR_S? { ArmISA::MISCREG_ADFSR, "ADFSR" }, // ArmISA::MISCREG_ADFSR_NS? // ArmISA::MISCREG_ADFSR_S? { ArmISA::MISCREG_AIFSR, "AIFSR" }, // ArmISA::MISCREG_AIFSR_NS? // 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