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diff --git a/ReferenceCode/Chipset/LynxPoint/Include/PchRegs/PchRegsPcie.h b/ReferenceCode/Chipset/LynxPoint/Include/PchRegs/PchRegsPcie.h new file mode 100644 index 0000000..7fb2afa --- /dev/null +++ b/ReferenceCode/Chipset/LynxPoint/Include/PchRegs/PchRegsPcie.h @@ -0,0 +1,548 @@ +/** @file + Register names for PCH PCI-E root port devices + + Conventions: + + - Prefixes: + Definitions beginning with "R_" are registers + Definitions beginning with "B_" are bits within registers + Definitions beginning with "V_" are meaningful values of bits within the registers + Definitions beginning with "S_" are register sizes + Definitions beginning with "N_" are the bit position + - In general, PCH registers are denoted by "_PCH_" in register names + - Registers / bits that are different between PCH generations are denoted by + "_PCH_<generation_name>_" in register/bit names. e.g., "_PCH_LPT_" + - Registers / bits that are different between SKUs are denoted by "_<SKU_name>" + at the end of the register/bit names + - Registers / bits of new devices introduced in a PCH generation will be just named + as "_PCH_" without <generation_name> inserted. + +@copyright + Copyright (c) 1999 - 2014 Intel Corporation. All rights reserved + This software and associated documentation (if any) is furnished + under a license and may only be used or copied in accordance + with the terms of the license. Except as permitted by such + license, no part of this software or documentation may be + reproduced, stored in a retrieval system, or transmitted in any + form or by any means without the express written consent of + Intel Corporation. + + This file contains an 'Intel Peripheral Driver' and uniquely + identified as "Intel Reference Module" and is + licensed for Intel CPUs and chipsets under the terms of your + license agreement with Intel or your vendor. This file may + be modified by the user, subject to additional terms of the + license agreement +**/ +#ifndef _PCH_REGS_PCIE_H_ +#define _PCH_REGS_PCIE_H_ + +#define LPTH_PCIE_MAX_ROOT_PORTS 8 +#define LPTLP_PCIE_MAX_ROOT_PORTS 6 + +// +// PCH PCI Express Root Ports (D28:F0~5) +// +#define PCI_DEVICE_NUMBER_PCH_PCIE_ROOT_PORTS 28 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_1 0 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_2 1 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_3 2 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_4 3 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_5 4 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_6 5 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_7 6 +#define PCI_FUNCTION_NUMBER_PCH_PCIE_ROOT_PORT_8 7 +#define R_PCH_PCIE_VENDOR_ID 0x00 +#define V_PCH_PCIE_VENDOR_ID V_PCH_INTEL_VENDOR_ID +#define R_PCH_PCIE_DEVICE_ID 0x02 + +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT1 0x8C10 ///< PCI Express Root Port #1, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT2 0x8C12 ///< PCI Express Root Port #2, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT3 0x8C14 ///< PCI Express Root Port #3, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT4 0x8C16 ///< PCI Express Root Port #4, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT5 0x8C18 ///< PCI Express Root Port #5, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT6 0x8C1A ///< PCI Express Root Port #6, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT7 0x8C1C ///< PCI Express Root Port #7, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_PORT8 0x8C1E ///< PCI Express Root Port #8, LPT +#define V_PCH_LPTH_PCIE_DEVICE_ID_MB_SUBD 0x2448 ///< Mobile with subtractive decode enable +#define V_PCH_LPTH_PCIE_DEVICE_ID_DT_SUBD 0x244E ///< Desktop with subtractive decode enable + +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT1 0x9C10 ///< PCI Express Root Port #1, LPTLP PCIe Device ID bit[0] fuse = 0 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT1_ALT 0x9C11 ///< PCI Express Root Port #1, LPTLP PCIe Device ID bit[0] fuse = 1 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT2 0x9C12 ///< PCI Express Root Port #2, LPTLP PCIe Device ID bit[0] fuse = 0 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT2_ALT 0x9C13 ///< PCI Express Root Port #2, LPTLP PCIe Device ID bit[0] fuse = 1 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT3 0x9C14 ///< PCI Express Root Port #3, LPTLP PCIe Device ID bit[0] fuse = 0 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT3_ALT 0x9C15 ///< PCI Express Root Port #3, LPTLP PCIe Device ID bit[0] fuse = 1 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT4 0x9C16 ///< PCI Express Root Port #4, LPTLP PCIe Device ID bit[0] fuse = 0 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT4_ALT 0x9C17 ///< PCI Express Root Port #4, LPTLP PCIe Device ID bit[0] fuse = 1 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT5 0x9C18 ///< PCI Express Root Port #5, LPTLP PCIe Device ID bit[0] fuse = 0 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT5_ALT 0x9C19 ///< PCI Express Root Port #5, LPTLP PCIe Device ID bit[0] fuse = 1 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT6 0x9C1A ///< PCI Express Root Port #6, LPTLP PCIe Device ID bit[0] fuse = 0 +#define V_PCH_LPTLP_PCIE_DEVICE_ID_PORT6_ALT 0x9C1B ///< PCI Express Root Port #6, LPTLP PCIe Device ID bit[0] fuse = 1 + +#define R_PCH_PCIE_PCICMD 0x04 +#define S_PCH_PCIE_PCICMD 2 +#define B_PCH_PCIE_PCICMD_ID BIT10 +#define B_PCH_PCIE_PCICMD_FBE BIT9 +#define B_PCH_PCIE_PCICMD_SEE BIT8 +#define B_PCH_PCIE_PCICMD_WCC BIT7 +#define B_PCH_PCIE_PCICMD_PER BIT6 +#define B_PCH_PCIE_PCICMD_VPS BIT5 +#define B_PCH_PCIE_PCICMD_PMWE BIT4 +#define B_PCH_PCIE_PCICMD_SCE BIT3 +#define B_PCH_PCIE_PCICMD_BME BIT2 +#define B_PCH_PCIE_PCICMD_MSE BIT1 +#define B_PCH_PCIE_PCICMD_IOSE BIT0 +#define R_PCH_PCIE_PCISTS 0x06 +#define S_PCH_PCIE_PCISTS 2 +#define B_PCH_PCIE_PCISTS_DPE BIT15 +#define B_PCH_PCIE_PCISTS_SSE BIT14 +#define B_PCH_PCIE_PCISTS_RMA BIT13 +#define B_PCH_PCIE_PCISTS_RTA BIT12 +#define B_PCH_PCIE_PCISTS_STA BIT11 +#define B_PCH_PCIE_PCISTS_DEV_STS (BIT10 | BIT9) +#define B_PCH_PCIE_PCISTS_DPED BIT8 +#define B_PCH_PCIE_PCISTS_FB2BC BIT7 +#define B_PCH_PCIE_PCISTS_66MHZ_CAP BIT5 +#define B_PCH_PCIE_PCISTS_CAP_LST BIT4 +#define B_PCH_PCIE_PCISTS_INTR_STS BIT3 +#define R_PCH_PCIE_RID 0x08 +#define B_PCH_PCIE_RID 0xFF +#define R_PCH_PCIE_PI 0x09 +#define B_PCH_PCIE_PI 0xFF +#define R_PCH_PCIE_SCC 0x0A +#define B_PCH_PCIE_SCC 0xFF +#define V_PCH_PCIE_SCC_04 0x04 +#define V_PCH_PCIE_SCC_00 0x00 +#define R_PCH_PCIE_BCC 0x0B +#define B_PCH_PCIE_BCC 0xFF +#define R_PCH_PCIE_CLS 0x0C +#define B_PCH_PCIE_CLS 0xFF +#define R_PCH_PCIE_PLT 0x0D +#define B_PCH_PCIE_PLT_LC 0xF8 +#define R_PCH_PCIE_HEADTYPE 0x0E +#define B_PCH_PCIE_HEADTYPE_MFD BIT7 +#define B_PCH_PCIE_HEADTYPE_CL 0x7F +#define V_PCH_PCIE_HEADTYPE_CL_01 0x01 +#define V_PCH_PCIE_HEADTYPE_CL_00 0x00 +#define R_PCH_PCIE_BNUM 0x18 +#define B_PCH_PCIE_BNUM_SBBN 0x00FF0000 +#define B_PCH_PCIE_BNUM_SCBN 0x0000FF00 +#define B_PCH_PCIE_BNUM_PBN 0x000000FF +#define R_PCH_PCIE_SLT 0x1B +#define B_PCH_PCIE_SLT 0xFF +#define R_PCH_PCIE_IOBL 0x1C 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