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/*
 * Copyright 2016 Freescale Semiconductor, Inc.
 * Copyright 2017 NXP
 *
 * This program is free software; you can redistribute it and/or modify
 * it under the terms of the GNU General Public License version 2 as
 * published by the Free Software Foundation.
 */

#ifndef __DT_BINDINGS_CLOCK_IMX8MQ_H
#define __DT_BINDINGS_CLOCK_IMX8MQ_H

#define IMX8MQ_CLK_DUMMY		0
#define IMX8MQ_CLK_32K			1
#define IMX8MQ_CLK_25M			2
#define IMX8MQ_CLK_27M			3
#define IMX8MQ_CLK_EXT1			4
#define IMX8MQ_CLK_EXT2			5
#define IMX8MQ_CLK_EXT3			6
#define IMX8MQ_CLK_EXT4			7

/* ANAMIX PLL clocks */
/* FRAC PLLs */
/* ARM PLL */
#define IMX8MQ_ARM_PLL_REF_SEL		8
#define IMX8MQ_ARM_PLL_REF_DIV		9
#define IMX8MQ_ARM_PLL			10
#define IMX8MQ_ARM_PLL_BYPASS		11
#define IMX8MQ_ARM_PLL_OUT		12

/* GPU PLL */
#define IMX8MQ_GPU_PLL_REF_SEL		13
#define IMX8MQ_GPU_PLL_REF_DIV		14
#define IMX8MQ_GPU_PLL			15
#define IMX8MQ_GPU_PLL_BYPASS		16
#define IMX8MQ_GPU_PLL_OUT		17

/* VPU PLL */
#define IMX8MQ_VPU_PLL_REF_SEL		18
#define IMX8MQ_VPU_PLL_REF_DIV		19
#define IMX8MQ_VPU_PLL			20
#define IMX8MQ_VPU_PLL_BYPASS		21
#define IMX8MQ_VPU_PLL_OUT		22

/* AUDIO PLL1 */
#define IMX8MQ_AUDIO_PLL1_REF_SEL	23
#define IMX8MQ_AUDIO_PLL1_REF_DIV	24
#define IMX8MQ_AUDIO_PLL1		25
#define IMX8MQ_AUDIO_PLL1_BYPASS	26
#define IMX8MQ_AUDIO_PLL1_OUT		27

/* AUDIO PLL2 */
#define IMX8MQ_AUDIO_PLL2_REF_SEL	28
#define IMX8MQ_AUDIO_PLL2_REF_DIV	29
#define IMX8MQ_AUDIO_PLL2		30
#define IMX8MQ_AUDIO_PLL2_BYPASS	31
#define IMX8MQ_AUDIO_PLL2_OUT		32

/* VIDEO PLL1 */
#define IMX8MQ_VIDEO_PLL1_REF_SEL	33
#define IMX8MQ_VIDEO_PLL1_REF_DIV	34
#define IMX8MQ_VIDEO_PLL1		35
#define IMX8MQ_VIDEO_PLL1_BYPASS	36
#define IMX8MQ_VIDEO_PLL1_OUT		37

/* SYS1 PLL */
#define IMX8MQ_SYS1_PLL1_REF_SEL	38
#define IMX8MQ_SYS1_PLL1_REF_DIV	39
#define IMX8MQ_SYS1_PLL1		40
#define IMX8MQ_SYS1_PLL1_OUT		41
#define IMX8MQ_SYS1_PLL1_OUT_DIV	42
#define IMX8MQ_SYS1_PLL2		43
#define IMX8MQ_SYS1_PLL2_DIV		44
#define IMX8MQ_SYS1_PLL2_OUT		45

/* SYS2 PLL */
#define IMX8MQ_SYS2_PLL1_REF_SEL	46
#define IMX8MQ_SYS2_PLL1_REF_DIV	47
#define IMX8MQ_SYS2_PLL1		48
#define IMX8MQ_SYS2_PLL1_OUT		49
#define IMX8MQ_SYS2_PLL1_OUT_DIV	50
#define IMX8MQ_SYS2_PLL2		51
#define IMX8MQ_SYS2_PLL2_DIV		52
#define IMX8MQ_SYS2_PLL2_OUT		53

/* SYS3 PLL */
#define IMX8MQ_SYS3_PLL1_REF_SEL	54
#define IMX8MQ_SYS3_PLL1_REF_DIV	55
#define IMX8MQ_SYS3_PLL1		56
#define IMX8MQ_SYS3_PLL1_OUT		57
#define IMX8MQ_SYS3_PLL1_OUT_DIV	58
#define IMX8MQ_SYS3_PLL2		59
#define IMX8MQ_SYS3_PLL2_DIV		60
#define IMX8MQ_SYS3_PLL2_OUT		61

/* DRAM PLL */
#define IMX8MQ_DRAM_PLL1_REF_SEL	62
#define IMX8MQ_DRAM_PLL1_REF_DIV	63
#define IMX8MQ_DRAM_PLL1		64
#define IMX8MQ_DRAM_PLL1_OUT		65
#define IMX8MQ_DRAM_PLL1_OUT_DIV	66
#define IMX8MQ_DRAM_PLL2		67
#define IMX8MQ_DRAM_PLL2_DIV		68
#define IMX8MQ_DRAM_PLL2_OUT		69

/* SYS PLL DIV */
#define IMX8MQ_SYS1_PLL_40M		70
#define IMX8MQ_SYS1_PLL_80M		71
#define IMX8MQ_SYS1_PLL_100M		72
#define IMX8MQ_SYS1_PLL_133M		73
#define IMX8MQ_SYS1_PLL_160M		74
#define IMX8MQ_SYS1_PLL_200M		75
#define IMX8MQ_SYS1_PLL_266M		76
#define IMX8MQ_SYS1_PLL_400M		77
#define IMX8MQ_SYS1_PLL_800M		78

#define IMX8MQ_SYS2_PLL_50M		79
#define IMX8MQ_SYS2_PLL_100M		80
#define IMX8MQ_SYS2_PLL_125M		81
#define IMX8MQ_SYS2_PLL_166M		82
#define IMX8MQ_SYS2_PLL_200M		83
#define IMX8MQ_SYS2_PLL_250M		84
#define IMX8MQ_SYS2_PLL_333M		85
#define IMX8MQ_SYS2_PLL_500M		86
#define IMX8MQ_SYS2_PLL_1000M		87

/* CCM ROOT clocks */
/* A53 */
#define IMX8MQ_CLK_A53_SRC		88
#define IMX8MQ_CLK_A53_CG		89
#define IMX8MQ_CLK_A53_DIV		90
/* M4 */
#define IMX8MQ_CLK_M4_SRC		91
#define IMX8MQ_CLK_M4_CG		92
#define IMX8MQ_CLK_M4_DIV		93
/* VPU */
#define IMX8MQ_CLK_VPU_SRC		94
#define IMX8MQ_CLK_VPU_CG		95
#define IMX8MQ_CLK_VPU_DIV		96
/* GPU CORE */
#define IMX8MQ_CLK_GPU_CORE_SRC		97
#define IMX8MQ_CLK_GPU_CORE_CG		98
#define IMX8MQ_CLK_GPU_CORE_DIV		99
/* GPU SHADER */
#define IMX8MQ_CLK_GPU_SHADER_SRC	100
#define IMX8MQ_CLK_GPU_SHADER_CG	101
#define IMX8MQ_CLK_GPU_SHADER_DIV	102

/* BUS TYPE */
/* MAIN AXI */
#define IMX8MQ_CLK_MAIN_AXI_SRC		103
#define IMX8MQ_CLK_MAIN_AXI_CG		104
#define IMX8MQ_CLK_MAIN_AXI_PRE_DIV	105
#define IMX8MQ_CLK_MAIN_AXI_DIV		106
/* ENET AXI */
#define IMX8MQ_CLK_ENET_AXI_SRC		107
#define IMX8MQ_CLK_ENET_AXI_CG		108
#define IMX8MQ_CLK_ENET_AXI_PRE_DIV	109
#define IMX8MQ_CLK_ENET_AXI_DIV		110
/* NAND_USDHC_BUS */
#define IMX8MQ_CLK_NAND_USDHC_BUS_SRC		111
#define IMX8MQ_CLK_NAND_USDHC_BUS_CG		112
#define IMX8MQ_CLK_NAND_USDHC_BUS_PRE_DIV	113
#define IMX8MQ_CLK_NAND_USDHC_BUS_DIV		114
/* VPU BUS */
#define IMX8MQ_CLK_VPU_BUS_SRC			115
#define IMX8MQ_CLK_VPU_BUS_CG			116
#define IMX8MQ_CLK_VPU_BUS_PRE_DIV		117
#define IMX8MQ_CLK_VPU_BUS_DIV			118
/* DISP_AXI */
#define IMX8MQ_CLK_DISP_AXI_SRC			119
#define IMX8MQ_CLK_DISP_AXI_CG			120
#define IMX8MQ_CLK_DISP_AXI_PRE_DIV		121
#define IMX8MQ_CLK_DISP_AXI_DIV			122
/* DISP APB */
#define IMX8MQ_CLK_DISP_APB_SRC			123
#define IMX8MQ_CLK_DISP_APB_CG			124
#define IMX8MQ_CLK_DISP_APB_PRE_DIV		125
#define IMX8MQ_CLK_DISP_APB_DIV			126
/* DISP RTRM */
#define IMX8MQ_CLK_DISP_RTRM_SRC		127
#define IMX8MQ_CLK_DISP_RTRM_CG			128
#define IMX8MQ_CLK_DISP_RTRM_PRE_DIV		129
#define IMX8MQ_CLK_DISP_RTRM_DIV		130
/* USB_BUS */
#define IMX8MQ_CLK_USB_BUS_SRC			131
#define IMX8MQ_CLK_USB_BUS_CG			132
#define IMX8MQ_CLK_USB_BUS_PRE_DIV		133
#define IMX8MQ_CLK_USB_BUS_DIV			134
/* GPU_AXI */
#define IMX8MQ_CLK_GPU_AXI_SRC			135
#define IMX8MQ_CLK_GPU_AXI_CG			136
#define IMX8MQ_CLK_GPU_AXI_PRE_DIV		137
#define IMX8MQ_CLK_GPU_AXI_DIV			138
/* GPU_AHB */
#define IMX8MQ_CLK_GPU_AHB_SRC			139
#define IMX8MQ_CLK_GPU_AHB_CG			140
#define IMX8MQ_CLK_GPU_AHB_PRE_DIV		141
#define IMX8MQ_CLK_GPU_AHB_DIV			142
/* NOC */
#define IMX8MQ_CLK_NOC_SRC			143
#define IMX8MQ_CLK_NOC_CG			144
#define IMX8MQ_CLK_NOC_PRE_DIV			145
#define IMX8MQ_CLK_NOC_DIV			146
/* NOC_APB */
#define IMX8MQ_CLK_NOC_APB_SRC			147
#define IMX8MQ_CLK_NOC_APB_CG			148
#define IMX8MQ_CLK_NOC_APB_PRE_DIV		149
#define IMX8MQ_CLK_NOC_APB_DIV			150

/* AHB */
#define IMX8MQ_CLK_AHB_SRC			151
#define IMX8MQ_CLK_AHB_CG			152
#define IMX8MQ_CLK_AHB_PRE_DIV			153
#define IMX8MQ_CLK_AHB_DIV			154
/* AUDIO AHB */
#define IMX8MQ_CLK_AUDIO_AHB_SRC		155
#define IMX8MQ_CLK_AUDIO_AHB_CG			156
#define IMX8MQ_CLK_AUDIO_AHB_PRE_DIV		157
#define IMX8MQ_CLK_AUDIO_AHB_DIV		158

/* DRAM_ALT */
#define IMX8MQ_CLK_DRAM_ALT_SRC			159
#define IMX8MQ_CLK_DRAM_ALT_CG			160
#define IMX8MQ_CLK_DRAM_ALT_PRE_DIV		161
#define IMX8MQ_CLK_DRAM_ALT_DIV			162
/* DRAM APB */
#define IMX8MQ_CLK_DRAM_APB_SRC			163
#define IMX8MQ_CLK_DRAM_APB_CG			164
#define IMX8MQ_CLK_DRAM_APB_PRE_DIV		165
#define IMX8MQ_CLK_DRAM_APB_DIV			166
/* VPU_G1 */
#define IMX8MQ_CLK_VPU_G1_SRC			167
#define IMX8MQ_CLK_VPU_G1_CG			168
#define IMX8MQ_CLK_VPU_G1_PRE_DIV		169
#define IMX8MQ_CLK_VPU_G1_DIV			170
/* VPU_G2 */
#define IMX8MQ_CLK_VPU_G2_SRC			171
#define IMX8MQ_CLK_VPU_G2_CG			172
#define IMX8MQ_CLK_VPU_G2_PRE_DIV		173
#define IMX8MQ_CLK_VPU_G2_DIV			174
/* DISP_DTRC */
#define IMX8MQ_CLK_DISP_DTRC_SRC		175
#define IMX8MQ_CLK_DISP_DTRC_CG			176
#define IMX8MQ_CLK_DISP_DTRC_PRE_DIV		177
#define IMX8MQ_CLK_DISP_DTRC_DIV		178
/* DISP_DC8000 */
#define IMX8MQ_CLK_DISP_DC8000_SRC		179
#define IMX8MQ_CLK_DISP_DC8000_CG		180
#define IMX8MQ_CLK_DISP_DC8000_PRE_DIV		181
#define IMX8MQ_CLK_DISP_DC8000_DIV		182
/* PCIE_CTRL */
#define IMX8MQ_CLK_PCIE1_CTRL_SRC		183
#define IMX8MQ_CLK_PCIE1_CTRL_CG		184
#define IMX8MQ_CLK_PCIE1_CTRL_PRE_DIV		185
#define IMX8MQ_CLK_PCIE1_CTRL_DIV		186
/* PCIE_PHY */
#define IMX8MQ_CLK_PCIE1_PHY_SRC		187
#define IMX8MQ_CLK_PCIE1_PHY_CG			188
#define IMX8MQ_CLK_PCIE1_PHY_PRE_DIV		189
#define IMX8MQ_CLK_PCIE1_PHY_DIV		190
/* PCIE_AUX */
#define IMX8MQ_CLK_PCIE1_AUX_SRC		191
#define IMX8MQ_CLK_PCIE1_AUX_CG			192
#define IMX8MQ_CLK_PCIE1_AUX_PRE_DIV		193
#define IMX8MQ_CLK_PCIE1_AUX_DIV		194
/* DC_PIXEL */
#define IMX8MQ_CLK_DC_PIXEL_SRC			195
#define IMX8MQ_CLK_DC_PIXEL_CG			196
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#define IMX8MQ_CLK_DC_PIXEL_DIV			198
/* LCDIF_PIXEL */
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/* SAI1~6 */
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/* SPDIF1 */
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/* SPDIF2 */
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/* ENET_REF */
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/* ENET_TIMER */
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/* ENET_PHY */
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/* NAND */
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/* QSPI */
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/* USDHC1 */
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/* USDHC2 */
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/* I2C1 */
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/* I2C2 */
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/* I2C3 */
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/* I2C4 */
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/* UART1 */
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/* UART2 */
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/* UART3 */
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/* UART4 */
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/* USB_CORE_REF */
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/* USB_PHY_REF */
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/* ECSPI1 */
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/* ECSPI2 */
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/* PWM1 */
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/* PWM2 */
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/* PWM3 */
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/* PWM4 */
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/* GPT1 */
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/* WDOG */
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/* WRCLK */
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/* DSI_CORE */
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/* DSI_PHY */
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/* DSI_DBI */
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/*DSI_ESC */
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/* CSI1_CORE */
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/* CSI1_PHY */
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/* CSI_ESC */
#define IMX8MQ_CLK_CSI1_ESC_SRC			363
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/* CSI2_CORE */
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/* CSI2_PHY */
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/* CSI2_ESC */
#define IMX8MQ_CLK_CSI2_ESC_SRC			375
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/* PCIE2_CTRL */
#define IMX8MQ_CLK_PCIE2_CTRL_SRC		379
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/* PCIE2_PHY */
#define IMX8MQ_CLK_PCIE2_PHY_SRC		383
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/* PCIE2_AUX */
#define IMX8MQ_CLK_PCIE2_AUX_SRC		387
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#define IMX8MQ_CLK_PCIE2_AUX_PRE_DIV		389
#define IMX8MQ_CLK_PCIE2_AUX_DIV		390
/* ECSPI3 */
#define IMX8MQ_CLK_ECSPI3_SRC			391
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/* CCGR clocks */
#define IMX8MQ_CLK_A53_ROOT			395
#define IMX8MQ_CLK_DRAM_ROOT			396
#define IMX8MQ_CLK_ECSPI1_ROOT			397
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#define IMX8MQ_CLK_ECSPI3_ROOT			399
#define IMX8MQ_CLK_ENET1_ROOT			400
#define IMX8MQ_CLK_GPT1_ROOT			401
#define IMX8MQ_CLK_I2C1_ROOT			402
#define IMX8MQ_CLK_I2C2_ROOT			403
#define IMX8MQ_CLK_I2C3_ROOT			404
#define IMX8MQ_CLK_I2C4_ROOT			405
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#define IMX8MQ_CLK_PCIE1_ROOT			407
#define IMX8MQ_CLK_PCIE2_ROOT			408
#define IMX8MQ_CLK_PWM1_ROOT			409
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#define IMX8MQ_CLK_PWM3_ROOT			411
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#define IMX8MQ_CLK_QSPI_ROOT			413
#define IMX8MQ_CLK_SAI1_ROOT			414
#define IMX8MQ_CLK_SAI2_ROOT			415
#define IMX8MQ_CLK_SAI3_ROOT			416
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#define IMX8MQ_CLK_USB1_PHY_ROOT		426
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#define IMX8MQ_CLK_USDHC2_ROOT			429
#define IMX8MQ_CLK_WDOG1_ROOT			430
#define IMX8MQ_CLK_WDOG2_ROOT			431
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#define IMX8MQ_CLK_GPU_ROOT			433
#define IMX8MQ_CLK_HEVC_ROOT			434
#define IMX8MQ_CLK_AVC_ROOT			435
#define IMX8MQ_CLK_VP9_ROOT			436
#define IMX8MQ_CLK_HEVC_INTER_ROOT		437
#define IMX8MQ_CLK_DISP_ROOT			438
#define IMX8MQ_CLK_HDMI_ROOT			439
#define IMX8MQ_CLK_HDMI_PHY_ROOT		440
#define IMX8MQ_CLK_VPU_DEC_ROOT			441
#define IMX8MQ_CLK_CSI1_ROOT			442
#define IMX8MQ_CLK_CSI2_ROOT			443
#define IMX8MQ_CLK_RAWNAND_ROOT			444
#define IMX8MQ_CLK_SDMA1_ROOT			445
#define IMX8MQ_CLK_SDMA2_ROOT			446
#define IMX8MQ_CLK_VPU_G1_ROOT			447
#define IMX8MQ_CLK_VPU_G2_ROOT			448

/* SCCG PLL GATE */
#define IMX8MQ_SYS1_PLL_OUT			449
#define IMX8MQ_SYS2_PLL_OUT			450
#define IMX8MQ_SYS3_PLL_OUT			451
#define IMX8MQ_DRAM_PLL_OUT			452

#define IMX8MQ_GPT_3M_CLK			453

#define IMX8MQ_CLK_IPG_ROOT			454
#define IMX8MQ_CLK_IPG_AUDIO_ROOT		455
#define IMX8MQ_CLK_SAI1_IPG			456
#define IMX8MQ_CLK_SAI2_IPG			457
#define IMX8MQ_CLK_SAI3_IPG			458
#define IMX8MQ_CLK_SAI4_IPG			459
#define IMX8MQ_CLK_SAI5_IPG			460
#define IMX8MQ_CLK_SAI6_IPG			461

/* DSI AHB/IPG clocks */
/* rxesc clock */
#define IMX8MQ_CLK_DSI_AHB_SRC                  462
#define IMX8MQ_CLK_DSI_AHB_CG                   463
#define IMX8MQ_CLK_DSI_AHB_PRE_DIV              464
#define IMX8MQ_CLK_DSI_AHB_DIV                  465
/* txesc clock */
#define IMX8MQ_CLK_DSI_IPG_DIV                  466

/* VIDEO2 PLL */
#define IMX8MQ_VIDEO2_PLL1_REF_SEL		467
#define IMX8MQ_VIDEO2_PLL1_REF_DIV		468
#define IMX8MQ_VIDEO2_PLL1			469
#define IMX8MQ_VIDEO2_PLL1_OUT			470
#define IMX8MQ_VIDEO2_PLL1_OUT_DIV		471
#define IMX8MQ_VIDEO2_PLL2			472
#define IMX8MQ_VIDEO2_PLL2_DIV			473
#define IMX8MQ_VIDEO2_PLL2_OUT			474
#define IMX8MQ_CLK_TMU_ROOT			475

#define IMX8MQ_CLK_END				476
#endif /* __DT_BINDINGS_CLOCK_IMX8MQ_H */